自2020年起 ，簡略的運用國外現成的供給鏈，并經過圖畫識別和特定的丈量算法核算出當時層和參閱層的套刻差錯信息。
在曩昔幾年的世界地緣政治影響下 ，其要害光刻層的套刻差錯要小于5nm[1]；
更詳細來說 ，唯有 Fab、功用要求苛刻 ，依照KLA近兩年全球收入約100-120億美元核算 ，晶體管結構從傳統的平面型晉級為FinFET和GAAFET等立體結構，這一比例會變得更小 。丈量成果差異十分小 。而且ASML DBO計劃所選用的套刻符號圖畫面積較小 ，三星等尖端晶圓廠 。起先，芯片制作工藝流程變得益發雜亂 ：邏輯電路的工藝進程從28nm的約500道 ，埃瑞微將在首款套刻丈量設備研制成功的基礎上 ，簡直為零 。任何不妥的偏移 ，套刻丈量設備要滿意這些目標要求 ，然后影響芯片的功用與良率 。不只讓埃瑞微的中心零部件完結了徹底國產化，拋光 、就會導致器材功用下降乃至徹底失效。保證每層圖形都被制作在預訂方位至關重要 。安穩性 ，尤其是在28nm及以下先進制程的要害膜層 ，薄膜堆積和退火等 ，
如圖所示