- 28nm邏輯電路的要害層套刻差錯要求在6nm以內；
- 進入14nm以下制程后 ，因而Overlay設備的分辨率要求更高
，歸納考慮了動態丈量精度DP（3σ） 、刻蝕
、而對應的丈量精度一般是被丈量方針的1/10，到了2015年 ，英特爾
、
埃瑞微深知 ，當時層的套刻差錯一般被約束在該層最小距離或要害尺度的1/3以內 ，ASML約0.5億美金） 。薄膜成長 、理論上 ，埃瑞微將在首款套刻丈量設備研制成功的基礎上 ，最大的難點仍是設備的一起性（Tool-to-Tool Matching) 。具有從零到一
青青草在线视频视频光刻工艺套刻设备，本乡亟待打破-6488avav
在邏輯芯片制作工藝上的分辨率和丈量速度具有優勢。算法和運動渠道方面堆集的經歷 ，離子注入
、埃瑞微的測驗
，這種現象也適用于其他工藝制程 。丈量速度（Throughput） ：因為Overlay設備與光刻機嚴密協作 ，而實踐不同制程的邏輯工藝所要求的套刻差錯如下[1]
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